//`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2021/07/18 15:54:29
// Design Name: 
// Module Name: top_sim
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module top_sim(
    
    );
    reg clk;
    reg rst_n;
    reg [23:0] switch;
    wire [23:0] light;
    wire led0_en_o;
    wire led1_en_o;
    wire led2_en_o;
    wire led3_en_o;
    wire led4_en_o;
    wire led5_en_o;
    wire led6_en_o;
    wire led7_en_o;
    wire led_ca_o;
    wire led_cb_o;
    wire led_cc_o;
    wire led_cd_o;
    wire led_ce_o;
    wire led_cf_o;
    wire led_cg_o;
    wire led_dp_o;
    
    top top_sim(
        .clk(clk),
        .rst_n(rst_n),
        .switch(switch),
        .light(light)
    );
    
    
    always  @(*) begin
        if(!rst_n) 
            begin
                clk=1'b0;
                switch=24'b0100_0000_0000_0000_0000_0000;
            end
    end    
    always begin
    #1 clk=~clk;
end

    initial begin
        rst_n=1'b1;
        #20 rst_n=1'b0;
    
    end
        
endmodule
